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始终满足 1.6T 测试夹具的目标插入损耗要求
IEEE P802.3dj 中当前的插入损耗规范要求，在 53.125 GHz 频率下，主机合规板（HCB）的插入损耗为 3.8 dB，模块合规板（MCB）的插入损耗为 2.7 dB。要实现 1.6T 合规性测试所需的夹具插入损耗，需要对新型印刷电路板（PCB）材料进行研究，并限制走线长度。层压板和粘结材料的损耗角正切值必须在 67 GHz 及以上频率保持稳定，以避免在更高频率下出现插入损耗滚降的情况。对于芯板和覆铜箔的 PCB 结构，都必须选用表面粗糙度方面表现最佳的铜箔。即便采用了这些高品质材料，走线损耗仍将是造成夹具整体插入损耗的主要因素。聚四氟乙烯（PTFE）基线缆的插入损耗根据中心导体尺寸的不同，可能比走线的插入损耗好一个数量级。必须缩短走线长度，直至达到 PCB 上线缆引出端的间距限制。
还必须管控多种外形规格下的夹具插入损耗。其中两种外形规格是八通道小型可插拔（OSFP）和双密度四通道小型可插拔（QSFP - DD）。在 QSFP - DD 外形规格中，模块和主机连接器引脚排列有多排信号，这使得 QSFP - DD 成为了 1.6T 测试中夹具损耗能降低到何种程度的限制因素。QSFP - DD 主机一致性板（HCB）必须使用带状线走线，将信号从转接卡前端下方引出。这就导致走线长度至少等于转接卡的长度，再加上与连接器禁布区保持足够距离所需的长度。这一走线长度，再加上其他转接结构以及实际的电缆长度，决定了 3.8 dB 的插入损耗规格。此外，OSFP 外形规格必须达到与 QSFP - DD 相同的损耗要求，因为这两种外形规格都必须符合 IEEE 802.3djTM 标准。因此，必须增加 OSFP HCB 的走线长度，以使其损耗与 QSFP - DD 相匹配。
各通道插入损耗的一致性也很重要，对于 1.6T 系统而言尤其如此。每条通道的插入损耗必须与一致性规范中的目标值高度匹配，以减少在一致性测试中进行去嵌入或嵌入差分插入损耗操作的需求。为使各通道插入损耗更趋一致，可以采用带状线走线，或者使用表面有厚金镀层的共面微带线。趋肤效应会使信号能量沿走线表面传播，因此，确保走线表面金属镀层具有一致的低损耗特性十分关键。为避免导体损耗，信号应通过金、银或铜等导体传输。带状线走线无需表面镀层，通常由铜制成。对于共面微带线，理想情况是采用无蚀刻问题的厚金表面镀层，但 PCB 制造商往往无法提供这种工艺。常用的化学镀镍浸金（ENIG）表面镀层并不理想，因为其金层厚度薄且不均匀，下面的镍层相对较厚且有损耗。
此外，需要使用专为高速应用设计的介电材料，且该材料在整个印刷电路板（PCB）上的性能要保持一致。此外，走线到电缆的转接处可能会采用交错布局以避免串扰问题，但这会造成损耗差异。为确保 8 个通道的插入损耗相匹配，可以调整电缆长度来补偿走线长度的差异。
最后，在制造过程中必须管控测试夹具的其他特性，如线对内时延差、阻抗平衡和阻抗不连续性，以确保插入损耗保持稳定。在制造过程中，需要使用时域反射仪（TDR）和矢量网络分析仪（VNA）等测试仪器对测试夹具进行分析和调试。为了有效完成这些工作，测量需要覆盖最高 67 至 110 GHz 的频率范围。
从测试夹具到连接器的过渡
在测试夹具的设计和验证过程中，测试夹具与连接器之间的物理交互是一个主要关注点。必须对连接器焊盘及其周围的阻抗进行仿真和调整，以确保信号反射最小化。在主机一致性板（HCB）和模块一致性（MCB）两侧，从连接器到焊盘的过渡本质上呈容性。在 HCB 一侧，焊盘摩擦操作会形成传输线stub，从而加剧了这种电容效应。由于与弹簧触点（也称为“滑雪板尖端”）和焊盘位置相关的机械公差，不同测试夹具制作过程中，这种过渡电容也会有所不同。因此，要实现特定的过渡阻抗目标变得更加困难。
有许多机械因素会影响焊盘相对于连接器弹簧触点的放置精度。这些因素包括蚀刻电路板特征与定位工装孔的对准情况、转接卡对准孔相对于模块外壳的公差，以及模块相对于机械限位在连接器插槽中的安装稳固程度。最后一个因素，即模块插入连接器和插槽的深度，在这种公差累积问题中占了很大比重。通过采用倾斜锁扣机制，该公差得到了极大改善，因为这种机制能确保模块外壳和连接器插槽之间保持恒定压力。因此，在多源协议（MSA）硬件规范中，标称的焊盘摩擦长度（进而stub长度）得以减小。
通过减小焊盘摩擦长度及其公差，以及将过渡阻抗改为 92 欧姆，这一代产品中焊盘 - 连接器过渡部分的阻抗变化和电容值都有所降低。然而，机械公差的累积现象仍然较为显著，这会导致不同测试夹具之间存在差异。不同测试夹具制作出来后，转接卡处的阻抗波动可能超过 10 欧姆。如此大的波动会导致配对测试夹具的插入损耗出现差异。此外，仿真结果显示，转接卡上弹簧触点的位置对阻抗十分敏感。
应对新的阻抗偏移问题
这是以太网标准文件首次规定了一种测试环境，其中存在应用环境所没有的阻抗过渡情况。端口到模块接口的应用规定为恒定的 92 欧姆差分阻抗。被测系统具有 46 欧姆单端（即 92 欧姆差分）阻抗，而测试设备保持 50 欧姆单端阻抗。鉴于合规性测试夹具充当设备和系统之间的桥梁，这种阻抗过渡会出现在测试夹具内部。根据这种过渡在测试夹具中的位置设置，会新增一个过渡环节。必须对这个过渡环节进行精细调整，以防止出现任何高频反射，因为高频反射会进一步增大测试夹具的回波损耗。
为确保精细调整，已在内部对这种过渡结构进行了原型制作。到目前为止，这一过程包括铣削印刷电路板材料和金属结构、剥去电缆外皮，同时要保持接地屏蔽层边缘完好无损，并且要使用电缆定位夹具，以 2 到 3 密耳（mil，1 密耳约等于 0.0254 毫米）的精度将电缆放置到过渡结构上。
配对测试夹具的应用场景
如图 8 所示的一个 C2M（芯片到模块）通道示例，其通道频域性能展示在图 16 和图 17 中。此示例中所选的通道是短通道情况，由于阻抗不匹配产生的反射无法通过通道本身较低的插入损耗来缓解，因此需要仔细控制回波损耗。频率扫描范围是从 10 MHz 到 67 GHz。模型显示，在整个频率扫描范围内，插入损耗具有良好的线性度，并且在奈奎斯特频率（53.125 GHz）之后，回波损耗保持在 -10 dB 以下。对更高频率范围进行特性分析或许有助于更好地预估 C2M 芯片到芯片通道中所有组件之间的兼容性，然而，使用配备 1 mm 而非 1.85 mm 连接器的更昂贵测试平台，阻碍了采用更高频率扫描范围。在更高频率范围极限下运行的测试夹具和测试设备会增加通道验证的成本。最终采用的最大测量频率会是多少，将取决于生态系统中不同供应商提供的组件（如主机板、模块、连接器以及铜缆和光纤电缆等，但不限于这些）之间的兼容性良品率，这还需时间来给出答案。
芯片到芯片（C2C）接口是另一种附属单元接口（AUI），它被定义为一种用于互连两个芯片的通道，中间最多可包含一个夹层连接器。本文未给出该通道的示例，但它们同样使用通道工作裕量（COM）作为规范性工具来验证是否符合标准。
总结
本文详细总结了团队为开发可靠的配对测试夹具（MTF）解决方案所走过的道路，该方案旨在支持 224 Gb/s 一致性测试方法。通过多次仿真和计算，历经数次原型制作和工具优化迭代，最终呈现出完整的解决方案，突出了各项期望性能的各个方面。关键特性包括插入损耗、回波损耗和特定阻抗细节、模式转换以及串扰。结合对目标应用实际实施的重要性，讨论了为实现接口所有通道性能一致性所需的设计和过程控制机制。随着合规标准成为行业规范，在感兴趣的测量带宽内，组件缺陷和不连续性所产生的影响将继续得到深入探究。
